Пројектовање и верификација

Циљ и исход предмета

Усвајање и систематизовање знања везаних за функционану верификацију интегрисаних кола, од верификације на нивоу модула и блока, до системске верификације. Стицање компететности за функционалну верификацију на нивоу блока. Студенти стичу компететност да користе програмске алате за верификацију (СyстемВерилог), направе верификациони план, дефинишу окружење за верификацију и верификују једноставни блок или компоненту.

Теоријска настава

Основе Verilog језика. Основни елементи SystemVerilog језика. Парадигме SystemVerilog језика - објектно оријентисана и декларативна парадигма. Појам времена у SystemVerilog. Догађаји - дефиниција и коришћење. Обични и Time Consuming методи. Наслеђивање. Основни концепти верификације: организација и импортовање фајлова, повезивање окружења са дизајном, симулација дизајна, кораци у извршавању, делови верификационог окружења: driver, monitor, checker. Напредне карактеристике СyстемВерилог језика: портови, показивачи, поруке, покривеност. Верификација на нивоу блока и верификација на нивоу система. Основе UVM методологије.

Практична настава

Знање стечено на предавањима, студенти продубљују стичући вештину реализације верификационог окружења уз примену професионаног језика SystemVerilog.

1. Основе UNIX окружења неопходне за коришћење верификационих алата.

2. Основе Verilog језика и симулација.

3. SystemVerilog језик - типови података, класе, методи, догађаји.

4. Увод у методологију верификације

5. Верификација блока.