Cilj i ishod predmeta
Usvajanje i sistematizovanje znanja vezanih za funkcionanu verifikaciju integrisanih kola, od verifikacije na nivou modula i bloka, do sistemske verifikacije. Sticanje kompetetnosti za funkcionalnu verifikaciju na nivou bloka. Studenti stiču kompetetnost da koriste programske alate za verifikaciju (SystemVerilog), naprave verifikacioni plan, definišu okruženje za verifikaciju i verifikuju jednostavni blok ili komponentu.
Teorijska nastava
Osnove Verilog jezika. Osnovni elementi SystemVerilog jezika. Paradigme SystemVerilog jezika – objektno orijentisana i deklarativna paradigma. Pojam vremena u SystemVerilog. Događaji – definicija i korišćenje. Obični i Time Consuming metodi. Nasleđivanje. Osnovni koncepti verifikacije: organizacija i importovanje fajlova, povezivanje okruženja sa dizajnom, simulacija dizajna, koraci u izvršavanju, delovi verifikacionog okruženja: driver, monitor, checker. Napredne karakteristike SystemVerilog jezika: portovi, pokazivači, poruke, pokrivenost. Verifikacija na nivou bloka i verifikacija na nivou sistema. Osnove UVM metodologije.
Praktična nastava
Znanje stečeno na predavanjima, studenti produbljuju stičući veštinu realizacije verifikacionog okruženja uz primenu profesionalnog jezika SystemVerilog.
1. Osnove UNIX okruženja neophodne za korišćenje verifikacionih alata.
2. Osnove Verilog jezika i simulacija.
3. SystemVerilog jezik – tipovi podataka, klase, metodi, događaji.
4. Uvod u metodologiju verifikacije
5. Verifikacija bloka.